Zaawansowane opakowania to jedna z najważniejszych technologii ery „Więcej niż Moore”.Ponieważ miniaturyzacja chipów w każdym węźle procesu staje się coraz trudniejsza i droższa, inżynierowie umieszczają wiele chipów w zaawansowanych opakowaniach, dzięki czemu nie muszą się już męczyć z ich zmniejszaniem.W tym artykule przedstawiono krótkie wprowadzenie do 10 najpopularniejszych terminów stosowanych w zaawansowanej technologii pakowania.
Pakiety 2,5D
Pakiet 2.5D stanowi rozwinięcie tradycyjnej technologii pakowania 2D IC, umożliwiając lepsze wykorzystanie linii i przestrzeni.W pakiecie 2,5D gołe matryce są układane w stosy lub umieszczane obok siebie na warstwie przekładki z przelotkami krzemowymi (TSV).Warstwa podstawowa lub warstwa pośrednia zapewnia łączność między chipami.
Pakiet 2.5D jest zwykle używany w wysokiej klasy układach ASIC, FPGA, procesorach graficznych i kostkach pamięci.W 2008 roku firma Xilinx podzieliła swoje duże układy FPGA na cztery mniejsze chipy o wyższej wydajności i połączyła je z krzemową warstwą przekładki.W ten sposób narodziły się pakiety 2.5D, które ostatecznie stały się szeroko stosowane w integracji procesorów z pamięcią o dużej przepustowości (HBM).
Schemat pakietu 2,5D
Opakowania 3D
W pakiecie 3D IC kości logiczne są ułożone razem lub z matrycą pamięci, co eliminuje potrzebę budowania dużych układów typu System-on-Chips (SoC).Matryce są połączone ze sobą aktywną warstwą przekładki, podczas gdy pakiety IC 2,5D wykorzystują przewodzące uderzenia lub TSV do układania komponentów na warstwie przekładki, natomiast pakiety 3D IC łączą wiele warstw płytek krzemowych z komponentami za pomocą TSV.
Technologia TSV jest kluczową technologią wspomagającą zarówno w pakietach układów scalonych 2,5D, jak i 3D, a przemysł półprzewodników wykorzystuje technologię HBM do produkcji układów DRAM w pakietach układów scalonych 3D.
Przekrój poprzeczny pakietu 3D pokazuje, że pionowe połączenie między chipami krzemowymi osiąga się za pomocą TSV z metalicznej miedzi.
Chiplet
Chiplety to kolejna forma pakowania układów scalonych 3D, która umożliwia heterogeniczną integrację komponentów CMOS i innych niż CMOS.Innymi słowy, są to mniejsze SoC, zwane także chipletami, a nie duże SoC w pakiecie.
Podział dużego SoC na mniejsze, mniejsze chipy zapewnia wyższą wydajność i niższe koszty niż pojedyncza goła matryca.Chiplety pozwalają projektantom korzystać z szerokiego zakresu IP bez konieczności zastanawiania się, jakiego węzła procesu użyć i jakiej technologii użyć do jego wyprodukowania.Do wytworzenia chipa mogą używać szerokiej gamy materiałów, w tym krzemu, szkła i laminatów.
Systemy oparte na chipletach składają się z wielu chipletów na warstwie pośredniej
Pakiety Fan Out
W pakiecie Fan Out „połączenie” jest odchylane od powierzchni chipa, aby zapewnić więcej zewnętrznych wejść/wyjść.Wykorzystuje epoksydowy materiał do formowania (EMC), który jest całkowicie osadzony w matrycy, eliminując potrzebę takich procesów, jak uderzanie płytki, topnikowanie, montaż typu flip-chip, czyszczenie, natryskiwanie od spodu i utwardzanie.Dlatego nie jest wymagana żadna warstwa pośrednia, co znacznie ułatwia heterogeniczną integrację.
Technologia Fan-Out oferuje mniejszy pakiet z większą liczbą wejść/wyjść niż inne typy pakietów, a w 2016 roku stała się gwiazdą technologii, gdy Apple mógł wykorzystać technologię pakowania TSMC do zintegrowania swojego 16-nanometrowego procesora aplikacyjnego i mobilnej pamięci DRAM w jednym pakiecie dla iPhone'a 7.
Opakowanie wachlarzowe
Opakowanie waflowe typu Fan-Out (FOWLP)
Technologia FOWLP to udoskonalenie opakowań na poziomie płytki (WLP), które zapewnia więcej połączeń zewnętrznych dla chipów krzemowych.Polega na osadzeniu chipa w epoksydowym materiale do formowania, a następnie utworzeniu warstwy redystrybucyjnej o dużej gęstości (RDL) na powierzchni płytki i nałożeniu kulek lutowniczych w celu utworzenia odtworzonej płytki.
FOWLP zapewnia dużą liczbę połączeń pomiędzy opakowaniem a płytką aplikacyjną, a ponieważ podłoże jest większe niż matryca, podziałka matrycy jest w rzeczywistości bardziej luźna.
Przykład pakietu FOWLP
Integracja heterogeniczna
Integracja różnych komponentów wytwarzanych oddzielnie w zespoły wyższego poziomu może zwiększyć funkcjonalność i poprawić charakterystykę operacyjną, dzięki czemu producenci komponentów półprzewodnikowych mogą łączyć komponenty funkcjonalne z różnymi przepływami procesów w jeden zespół.
Integracja heterogeniczna jest podobna do systemu w pakiecie (SiP), ale zamiast łączyć wiele gołych matryc na jednym podłożu, łączy wiele adresów IP w postaci chipletów na jednym podłożu.Podstawową ideą integracji heterogenicznej jest połączenie wielu komponentów o różnych funkcjach w tym samym pakiecie.
Niektóre techniczne elementy składowe integracji heterogenicznej
HBM
HBM to ujednolicona technologia przechowywania stosów, która zapewnia kanały o dużej przepustowości dla danych w obrębie stosu oraz pomiędzy pamięcią a komponentami logicznymi.Pakiety HBM układają moduły pamięci w stosy i łączą je ze sobą za pośrednictwem TSV, aby uzyskać więcej wejść/wyjść i przepustowość.
HBM to standard JEDEC, który integruje pionowo wiele warstw komponentów DRAM w jednym pakiecie, wraz z procesorami aplikacyjnymi, procesorami graficznymi i układami SoC.HBM jest wdrażany głównie jako pakiet 2,5D dla wysokiej klasy serwerów i układów sieciowych.Wersja HBM2 rozwiązuje teraz ograniczenia pojemności i częstotliwości taktowania początkowej wersji HBM.
Pakiety HBM
Warstwa pośrednia
Warstwa przekładki to kanał, przez który sygnały elektryczne są przepuszczane z wielochipowej matrycy lub płytki w opakowaniu.Jest to interfejs elektryczny pomiędzy gniazdami lub złączami, umożliwiający propagację sygnałów na większą odległość, a także połączenie z innymi gniazdami na płytce.
Warstwa przekładki może być wykonana z krzemu i materiałów organicznych i pełni funkcję pomostu pomiędzy matrycą wielomatrycową a płytką.Warstwy przekładek krzemowych to sprawdzona technologia o dużej gęstości wejść/wyjść o drobnej podziałce i możliwościach tworzenia TSV, która odgrywa kluczową rolę w pakowaniu układów scalonych 2,5D i 3D.
Typowa realizacja systemowej partycjonowanej warstwy pośredniej
Warstwa redystrybucyjna
Warstwa redystrybucyjna zawiera miedziane połączenia lub linie trasowania, które umożliwiają połączenia elektryczne pomiędzy różnymi częściami opakowania.Jest to warstwa metalicznego lub polimerowego materiału dielektrycznego, którą można układać w stosy w opakowaniu z gołą matrycą, zmniejszając w ten sposób odstępy między wejściami/wyjściami dużych chipsetów.Warstwy redystrybucyjne stały się integralną częścią rozwiązań pakietowych 2,5D i 3D, umożliwiając znajdującym się na nich chipom komunikację między sobą za pomocą warstw pośrednich.
Zintegrowane pakiety wykorzystujące warstwy redystrybucyjne
TSV
TSV to kluczowa technologia wdrażania rozwiązań w zakresie opakowań 2,5D i 3D i to płytka wypełniona miedzią, która zapewnia pionowe połączenie wzajemne poprzez matrycę płytki krzemowej.Przebiega przez całą matrycę, zapewniając połączenie elektryczne, tworząc najkrótszą ścieżkę z jednej strony matrycy na drugą.
Otwory przelotowe lub przelotki są wytrawione na określonej głębokości od przedniej strony płytki, która jest następnie izolowana i wypełniana poprzez osadzenie materiału przewodzącego (zwykle miedzi).Po wyprodukowaniu chip jest cieńszy od tylnej strony płytki, aby odsłonić przelotki i metal osadzony na tylnej stronie płytki, aby ukończyć połączenie TSV.
Czas publikacji: 7 lipca 2023 r